Concentrator Integrated Chip

CIC : une première version fonctionnelle pour le futur agrégateur de données de CMS

Introduction

CMS est une des 4 expéri­ences instal­lées auprès du LHC au CERN. Ce détecteur est à l’origine, avec ATLAS, de la décou­verte du boson de Hig­gs en 2012. Le but prin­ci­pal de ces expéri­ences est désor­mais de détecter de nou­veaux phénomènes inex­plic­a­bles via le Mod­èle Stan­dard, qui ne per­met de mod­élis­er les inter­ac­tions que jusqu’à un cer­tain niveau d’énergie. C’est cette énergie que l’on espère attein­dre au LHC.

D’i­ci à la fin de l’an­née 2023, une quan­tité de don­nées cor­re­spon­dant à une lumi­nosité inté­grée de 300 fb‑1 aura été enreg­istrée avec la con­fig­u­ra­tion actuelle du LHC. A ce stade, cer­tains détecteurs et aimants soumis à des dos­es de radi­a­tions impor­tantes seront en fin de vie. Un pro­gramme d’adap­ta­tion du col­li­sion­neur et des détecteurs est donc néces­saire pour aller au-delà et envis­ager de col­lecter encore 10 fois plus de don­nées de col­li­sions: c’est le pro­gramme HL-LHC. Ce pro­jet, dont le démar­rage est prévu en 2026, vise une col­lecte d’au moins 3000 fb‑1 sur une péri­ode de 10 ans.

Le futur tra­jec­tographe de CMS devra répon­dre aux défis com­plex­es du HL-LHC. Pour ce faire, il sera plus pré­cis que le détecteur actuel (meilleure gran­u­lar­ité, moins de matière tra­ver­sée), et ses don­nées seront util­isées dès le pre­mier niveau du sys­tème de déclenche­ment, à la fréquence de 40MHz. more detailed infor­ma­tion regard­ing spin and win real. Alors que dans le détecteur actuel elles ne sont extraites qu’à par­tir du niveau 2 (HLT), à la fréquence de 100kHz.

Cette nou­velle con­trainte est fon­da­men­tale, car elle induit une refonte totale de la chaîne d’acquisition, mais égale­ment du fonc­tion­nement des mod­ules de détec­tion.

Descrip­tion de la chaîne de détec­tion

Le futur mod­ule de détec­tion, nom­mé pT-mod­ule, est un élé­ment clé du sys­tème. La fig­ure 1 ci-après décrit un des 2 types de pT-mod­ules qui seront instal­lés dans le détecteur: les mod­ules 2S (pour strips/strips). Les zones les plus internes seront équipées de mod­ule PS (pixels/strips), de gran­u­lar­ité plus impor­tante.

Fig­ure 1 : Vue éclatée d’un pT-mod­ule

La struc­ture de base, deux couch­es de détec­tion en sili­ci­um (en jaune sur la fig­ure) séparées de quelques mm, est un principe rel­a­tive­ment stan­dard dans les détecteurs de traces actuels. L’électronique de lec­ture, par con­tre, est entière­ment nou­velle. En effet, comme on peut le voir sur la fig­ure de droite, le sig­nal des 2 couch­es peut être mis en coïn­ci­dence dans le mod­ule lui-même.

Ce point est fon­da­men­tal, car il est ain­si pos­si­ble de réduire sig­ni­fica­tive­ment la quan­tité de sig­nal à extraire (en pra­tique env­i­ron un ordre de grandeur). Cette pre­mière étape n’étant cepen­dant pas suff­isante, un sec­ond étage de com­pres­sion est néces­saire pour par­venir à un niveau de don­nées accept­able (quelques dizaines de Tb/s pour l’ensemble du détecteur, soit env­i­ron 15000 pT-mod­ules).

Ce sec­ond étage est réal­isé par le Con­cen­tra­tor Inte­grat­ed Chip (CIC). Le CIC est un ASIC (Appli­ca­tion-Spe­cif­ic Inte­grat­ed Cir­cuit) dont le développe­ment est sous la respon­s­abil­ité de l’IP2I depuis 2012. C’est un sys­tème com­plexe qui doit être com­pat­i­ble avec les dif­férents types de mod­ules de détec­tion (selon la posi­tion du mod­ule dans le détecteur, 2 élec­tron­iques de lec­tures dif­férente sont prévues) et résis­tant aux radi­a­tions. C’est égale­ment un point-clé de la chaîne d’acquisition, et notre engage­ment est de ce fait une respon­s­abil­ité très impor­tante.

Fig­ure 2 : Principe de fonc­tion­nement du CIC

Le dia­gramme fonc­tion­nel du CIC est sché­ma­tisé sur la Fig­ure 3 ci-après. Le cir­cuit inté­gré reçoit les infor­ma­tions provenant de 8 ASICs iden­tiques dans lesquels le sig­nal a été préal­able­ment numérisé et traité, il refor­mate ces don­nées, les traite, et les groupe en paque­ts avant de les envoy­er vers un autre ASIC qui effectue la trans­mis­sion du sig­nal en dehors du détecteur. Chaque pT-mod­ule con­tien­dra 2 CICs, il y aura donc env­i­ron 30000 CICs dans le futur tra­jec­tographe.

Fig­ure 3 : Dia­gramme bloc du CIC

Les car­ac­téris­tiques du CIC sont résumées dans la table suiv­ante :

Table 1 : Car­ac­téris­tiques du CIC

Fig­ure 4 : Floor­plan de l’implémentation physique du CIC1

Pro­to­type du CIC et banc de tests

Afin de valid­er le mod­èle du CIC dans une chaine d’ac­qui­si­tion, une pre­mière ver­sion a été dévelop­pée et mise en œuvre par une équipe du ser­vice élec­tron­ique de l’IP2I. Le CIC1 con­tient l’ensemble des fonc­tion­nal­ités du chip final et pos­sède la même empreinte pour le câblage sur carte. La prin­ci­pale dif­férence est que les tech­niques de résis­tance aux radi­a­tions n’ont pas été util­isées pour son design, alors que ce sera le cas pour la ver­sion finale.

Fig­ure 5 : Banc de test CIC1

Fig­ure 6 : Banc de test

Fig­ure 7 : Mez­za­nine CIC1

Les pre­miers échan­til­lons du CIC1 sont arrivés à l’IP2I en Jan­vi­er 2019, ils ont pu alors être très rapi­de­ment testés grâce à un sys­tème dévelop­pé égale­ment à l’IP2I

Ce sys­tème de test a per­mis de véri­fi­er le bon fonc­tion­nement de l’A­SIC : le traite­ment des don­nées reçues cor­re­spond au cahi­er des charges. Les pre­mières mesures de puis­sance cor­re­spon­dent aux esti­ma­tions et ouvrent la voie à une car­ac­téri­sa­tion en puis­sance de l’ar­chi­tec­ture, très impor­tante au vu des con­traintes du tra­jec­tographe.

Con­clu­sions et per­spec­tives

Les résul­tats observés jusqu’à présent sont très encour­ageants pour la suite : la prochaine étape du pro­jet est la réal­i­sa­tion d’ici la fin de l’année 2019 d’une ver­sion de pré-pro­duc­tion de l’ASIC, le CIC2. Ce chip sera résis­tant aux radi­a­tions et il inclu­ra des mod­i­fi­ca­tions per­me­t­tant de réduire la con­som­ma­tion nom­i­nale. La pro­duc­tion finale des 30000 CIC qui seront instal­lés dans le futur tra­jec­tographe est prévue pour 2020.

Un grand nom­bre de per­son­nes, appar­tenant à l’IP2I, au CERN et à d’autres insti­tuts dans la col­lab­o­ra­tion CMS, ont con­tribué à ce pro­jet depuis son démar­rage en 2012. Les per­son­nes suiv­antes ont con­tribué de manière sig­ni­fica­tive au suc­cès du pro­jet à l’IP2I, sous la respon­s­abil­ité sci­en­tifique de Sébastien Viret:

• ASIC : Lui­gi Caponet­to (resp. tech­nique), Geof­frey Gal­bit, Benedet­ta Nodari
• Banc de test : Cyrille Guérin, William Tromeur

Con­tacts : Sébastien Viret et Lui­gi Caponet­to